Ryuz88
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Ryuz's tech blog
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FPGA
なにが起きたのか 下記のようなシーンで何やら Verilator が Operator NOT expects 5 bits on the LHS, but LHS's VARREF 'b' generates 4 bits. というワーニングを出してきた。 logic [3:0] a; logic [3:0] b; logic [4:0] c; assign c = a + ~b; 4bit同士の加算を5bit に入れるので何の問題も無かろうと思っていたら、問題ありありだったという話です。 どういうことか 下記のようなコードだと少しわかりやすいかと思います。 logic [3:0] a = …
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2024-05-23 12:53:28
Verilog の演算時の幅拡張でしくじった話
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