master-long https://blog.hatena.ne.jp/master-long/ 元大学院生の日記 https://master-long.hatenadiary.org/ メモ verilogでsignedとunsignedの乗算をまとめてみた。 乗算結果を格納する信号のビット幅は、乗数と被乗数の幅を足した幅で用意するのが基本。それから、オペランドは両方がsignedになるようにする。オペランドのどちらか片方でもunsignedになると全ての演算がunsigned扱いされてしまうので要注意。３月２１日の日記も参照*1。 module signed_mul ( // INPUT input signed [7:0] DATA_A, // signed (8bit) input [3:0] COEF, // signedではない! (4bit) // OUTPUT out… 190 <iframe src="https://hatenablog-parts.com/embed?url=https%3A%2F%2Fmaster-long.hatenadiary.org%2Fentry%2F20100404%2F1270377523" title="verilogでsignedとunsignedの乗算 - 元大学院生の日記" class="embed-card embed-blogcard" scrolling="no" frameborder="0" style="display: block; width: 100%; height: 190px; max-width: 500px; margin: 10px 0px;"></iframe> Hatena Blog https://hatena.blog 2010-04-04 19:38:43 rich https://master-long.hatenadiary.org/entry/20100404/1270377523 1.0 100%