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  <author_name>moonsky710</author_name>
  <author_url>https://blog.hatena.ne.jp/moonsky710/</author_url>
  <blog_title>生命就應該浪費在美好事物上</blog_title>
  <blog_url>https://moonsky.hatenablog.com/</blog_url>
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    <anon>FPGA 問題</anon>
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  <description>程式寫完時，在指定腳位的時候，發現輸入接腳全變為&quot;unconnected&quot;，檢查一下程式看起來沒太大問題，我決定把有問題的module獨立出來debug。 原來是這些net被optimization了，程式再檢查一次好像沒太大問題，觀察rtl hierarchy。 果真是沒有任何連接，後來真的查不出來了，也卡了一下午突然看到， 是的，有一state machine 我重覆定義了，造成後面的狀態跑不進去，相關訊號被。optimization，犯了不該犯的錯誤，以後要更加注意 改完後，終於看到比較像樣的電路了</description>
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  <provider_name>Hatena Blog</provider_name>
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  <published>2016-05-11 11:12:44</published>
  <title>WARNING - logical net 'signal' has no load.   問題</title>
  <type>rich</type>
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