msyksphinz https://blog.hatena.ne.jp/msyksphinz/ FPGA開発日記 https://msyksphinz.hatenablog.com/ Chisel TileLink Diplomacyを使ってOCPバスを作成している。OCP SRAMの動作を確認しつつ、OCPのDelayerを実装しようと思う。DelayerというのはバスのReady信号を遅らせて、信号を遅らせてバスの問題を検出するための機能だ。 TileLinkのDelayerはすでに実装されている。これはLFSRを使ってReady信号を遅らせる機構となっている。 chisel-hw/src/main/scala/ocp/Delayer.scala def feed[T <: Data](sink: DecoupledIO[T], source: DecoupledIO[T], noise: T) { … 190 <iframe src="https://hatenablog-parts.com/embed?url=https%3A%2F%2Fmsyksphinz.hatenablog.com%2Fentry%2F2020%2F02%2F15%2F040000" title="Diplomacyを使ってOCPバスを作成する(6. Delayerの実装) - FPGA開発日記" class="embed-card embed-blogcard" scrolling="no" frameborder="0" style="display: block; width: 100%; height: 190px; max-width: 500px; margin: 10px 0px;"></iframe> https://cdn-ak.f.st-hatena.com/images/fotolife/m/msyksphinz/20200205/20200205001502.png Hatena Blog https://hatena.blog 2020-02-15 04:00:00 rich https://msyksphinz.hatenablog.com/entry/2020/02/15/040000 1.0 100%