msyksphinz https://blog.hatena.ne.jp/msyksphinz/ FPGA開発日記 https://msyksphinz.hatenablog.com/ RISC-V 自作RISC-V CPUコアの方は、いくつかの実装の変更を行って性能がかなり伸びるようになった。 Coremarkの環境を構築して測定できるようにしておく。最大構成ではコンパイルに時間がかかるので、4種類の構成で性能を測定した。 あとはRV64に限定している。ITERATIONS=1に設定している。 ４種類でサイクル数を測定した結果、ちゃんとスケールしていることが見えてきた。しかもこの4種類がどれもエラーなく完走できたのはうれしい。 Configuration Cycles CMK/MHz Tiny 685680 1.45 Small 412513 2.42 Standard 294002 3… 190 <iframe src="https://hatenablog-parts.com/embed?url=https%3A%2F%2Fmsyksphinz.hatenablog.com%2Fentry%2F2022%2F10%2F10%2F040000" title="自作RISC-V CPUコアで構成を変えながら性能を測定していく (5. Coremarkの試行) - FPGA開発日記" class="embed-card embed-blogcard" scrolling="no" frameborder="0" style="display: block; width: 100%; height: 190px; max-width: 500px; margin: 10px 0px;"></iframe> https://cdn-ak.f.st-hatena.com/images/fotolife/m/msyksphinz/20221008/20221008223546.png Hatena Blog https://hatena.blog 2022-10-10 04:00:00 rich https://msyksphinz.hatenablog.com/entry/2022/10/10/040000 1.0 100%