pcm1723 https://blog.hatena.ne.jp/pcm1723/ シンセ・アンプラグド https://pcm1723.hateblo.jp/ PSoC4 シグマデルタ変調 DAC 「入力モード」の FIFO、つまり CPU 側からデータを書き込み、UDB ハードウェア側からデータを読み出す設定の FIFO では、CPU「バス側」には FIFO の「空き容量」を示すステータス信号が、UDB ハードウェアの「ブロック側」には FIFO エンプティを示すステータス信号が出力されます。 オーバーフローやアンダーフローを防ぐためには、それらの FIFO ステータス信号を「ステータス・レジスタ」ハードウェアに立ち上げておき、CPU 側でケアしてやる必要がありますが、今回の応用では、それらの FIFO ステータス信号は全く利用していません。 TCPWM コンポーネントで作成した LR… 190 <iframe src="https://hatenablog-parts.com/embed?url=https%3A%2F%2Fpcm1723.hateblo.jp%2Fentry%2F20150301%2F1425201869" title=" PSoC 4200 Prototyping Kit (15) - シンセ・アンプラグド" class="embed-card embed-blogcard" scrolling="no" frameborder="0" style="display: block; width: 100%; height: 190px; max-width: 500px; margin: 10px 0px;"></iframe> Hatena Blog https://hatena.blog 2015-03-01 18:24:29 rich https://pcm1723.hateblo.jp/entry/20150301/1425201869 1.0 100%