ripjyr https://blog.hatena.ne.jp/ripjyr/ ripjyr's blog https://ripjyr.hatenablog.com/ IT 雑記 IT勉強会カレンダーこぼれエントリ 組み込み系組み込み系。 Verilog HDL文法や論理合成の勉強はしたが，実際の回路設計の進め方が分からないと感じる方は少なくないだろう． Verilog HDLによる実際の回路設計では，言語の知識以外に設計資産の流用方法やテストベンチの知識が不可欠であり，また，設計の効率化や品質の維持のためにも，これらの知識は必要である．本セミナでは，HDLのサンプル記述を利用し，FPGA組み込みプロセッサの周辺回路の設計を例に，Verilog HDLにおける流用設計やテストベンチ作成のポイントを解説する． http://it.cqpub.co.jp/eSeminar/Default.asp?NV=CCM… 190 <iframe src="https://hatenablog-parts.com/embed?url=https%3A%2F%2Fripjyr.hatenablog.com%2Fentry%2F20091229%2F1262043833" title="わかる！エレクトロニクス・セミナ（情報元のブックマーク数） - ripjyr&#39;s blog" class="embed-card embed-blogcard" scrolling="no" frameborder="0" style="display: block; width: 100%; height: 190px; max-width: 500px; margin: 10px 0px;"></iframe> http://screenshot.hatena.ne.jp/images/200x150/f/c/5/1/0/fe3180f6d2723c14ea558acda1e159ed716.jpg Hatena Blog https://hatena.blog 2009-12-29 08:43:53 rich https://ripjyr.hatenablog.com/entry/20091229/1262043833 1.0 100%