<?xml version="1.0" encoding="utf-8" standalone="yes"?>
<oembed>
  <author_name>Vengineer</author_name>
  <author_url>https://blog.hatena.ne.jp/Vengineer/</author_url>
  <blog_title>Vengineerの妄想</blog_title>
  <blog_url>https://vengineer.hatenablog.com/</blog_url>
  <categories>
  </categories>
  <description>はじめに AMD CDNA (サーバー用GPGPU)のメモリコントローラの部分を調べてみたら、気が付きました。 MI200 の メモリコントローラは、8チャネル？ 下記の記事の中にある図に、MI250の/MI250Xメモリコントローラは 8-ch という文字がありました。下図を説明のために引用します。 1 die には、4個のHBM2eメモリが接続し、その手前のメモリコントローラは 8-ch だと。 CNDA/CDNA 2 の Whitepaper 下記の2つの Whitepaper から 両方とも L2 Cache は 8MB、16-way/32slice になっていると書いてありました。 …</description>
  <height>190</height>
  <html>&lt;iframe src=&quot;https://hatenablog-parts.com/embed?url=https%3A%2F%2Fvengineer.hatenablog.com%2Fentry%2F2023%2F04%2F21%2F090000&quot; title=&quot;AMD CDNAのメモリポート - Vengineerの妄想&quot; class=&quot;embed-card embed-blogcard&quot; scrolling=&quot;no&quot; frameborder=&quot;0&quot; style=&quot;display: block; width: 100%; height: 190px; max-width: 500px; margin: 10px 0px;&quot;&gt;&lt;/iframe&gt;</html>
  <image_url>https://cdn-ak.f.st-hatena.com/images/fotolife/V/Vengineer/20230215/20230215101132.png</image_url>
  <provider_name>Hatena Blog</provider_name>
  <provider_url>https://hatena.blog</provider_url>
  <published>2023-04-21 09:00:00</published>
  <title>AMD CDNAのメモリポート</title>
  <type>rich</type>
  <url>https://vengineer.hatenablog.com/entry/2023/04/21/090000</url>
  <version>1.0</version>
  <width>100%</width>
</oembed>
