xmldtp https://blog.hatena.ne.jp/xmldtp/ ウィリアムのいたずらの、まちあるき、たべあるきーPART2 https://xmldtp.hatenadiary.org/ トピックス 今日じゃないけど、この前のつづきで、昨日まなんだこと。 Verilogの超大雑把な雰囲気（これをそのまま打っても動かない。あくまでも雰囲気） module MY_MODULE ( input [3:0] A,B, // 入出力の定義 input CLK, output LED1, output [6:0] CNT ); // 内部で使う信号の定義 reg LED1; // always内部で使う場合、reg宣言 wire [4:0] SUM; // 組み合わせ回路 assign SUM = TASHIZAN(A,B); function [4:0] TASHIZAN; input [3:0] … 190 <iframe src="https://hatenablog-parts.com/embed?url=https%3A%2F%2Fxmldtp.hatenadiary.org%2Fentry%2F3a8a7575e5a2031ec674e5ded6daa2a5" title="今日FPGAで学んだこと（４） - ウィリアムのいたずらの、まちあるき、たべあるきーPART2" class="embed-card embed-blogcard" scrolling="no" frameborder="0" style="display: block; width: 100%; height: 190px; max-width: 500px; margin: 10px 0px;"></iframe> Hatena Blog https://hatena.blog 2013-07-20 16:46:12 rich https://xmldtp.hatenadiary.org/entry/3a8a7575e5a2031ec674e5ded6daa2a5 1.0 100%