verilog、system verilog、VDHLのいずれかを書く人。もしくは高位合成。FPGAもしくはASIC。
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この記事は Monoxer Advent Calendar 2024 4日目の記事です。 アナログゲームっていいですよねと。 初めてカタンをやってから、20年弱となりますが、面白いゲームには人をワクワクさせる要素が詰まっています。 ゲームを遊べるくらいの余裕を持とうというのがモノグサの大事な価値観の一つでもありますから、私のゲーム歴の中でも特に夢中になったアナログゲーム三つについて今日は語ります。…
程式寫完時，在指定腳位的時候，發現輸入接腳全變為"unconnected"，檢查一下程式看起來沒太大問題，我決定把有問題的module獨立出來debug。 原來是這些net被optimization了，程式再檢查一次好像沒太大問題，觀察rtl hierarchy。 果真是沒有任何連接，後來真的查不出來了，也卡了一下午突然看到， 是的，有一state machine 我重覆定義了，造成後面的狀態跑不…
